BÀI 29: PHÂN LOẠI BỘ NHỚ BÁN DẪN

0
385

BÀI 29: PHÂN LOẠI BỘ NHỚ BÁN DẪN

 CÁC LOẠI ROM

  29.1 ROM LẬP TRÌNH BẰNG MẶT NẠ (Mask Programed ROM)

Với ROM được lập trình bằng mặt nạ, nhà sản xuất đã ghi (lập trình) các vị trí nhớ của nó theo yêu cầu của khách hàng. Một phím âm bản, gọi là mặt nạ được sử dụng để kiểm soát các mối nối điện trên chip.

Vì mặt nạ rắt đắt nên loại ROM này không được mang lại hiệu quả kinh tế. Nhược điểm của loại ROM này là nó không cho phép lập trình lại, vì vậy nó là dạng ROM đúng nghĩa. Tuy nhiên ROM được lập trình bằng mặt nạ vẫn chỉ là phương pháp tiết kiệm nhất khi cần trang bị số lượng lớn ROM cùng loại.

Hình 4.10 trình bày cấu trúc của một MROM TTL nhỏ, gồm 16 ô nhớ được sắp xếp thành 4 hàng x 4 cột. Mỗi ô là một transistor lưỡng cực được kết nối theo cực C chung. Giãi mã 1 sang 4 đường được sử dụng để giải mã địa chỉ ngõ vào A1A0 khi chọn thanh ghi hàng để đọc dữ liệu. Mạch giải mã ở trạng thái cao cung cấp cho phép giải mã hàng của ngõ vào cực B cho giá trị của ô nhớ.

Ví dụ : Một MROM được đùng để lưu trữ bảng giá trị các hàm toán học: y = x2 + 3, với x là ngõ vào, y là ngõ ra.

Ta có bảng giá trị sau:

Số x biểu thị qua giá trị A1A0.

Khi x = A1A0 = 102 = 210 suy ra y = 22+ 3 = 710 = 01112

29.2 ROM CHO PHÉP LẬP TRÌNH (Programmable ROM – PROM)

PROM có cấu tạo như ROM nhưng có hai đặc điểm khác biệt, đó là:

Tất cả các tế bào nhớ đều có diode hay transistor lưỡng cực hay transistor MOS, tùy  theo công nghệ chế tạo.

Phần tử bán dẫn được nối với cầu chì tích hợp. Cầu chì đứt rồi không thể nối lại được do đó ta chỉ có thể lập trình PROM một lần thôi.

Muốn đổi từ bit 1 sang bit 0 người ta dùng một xung điện có biên độ và độ rộng xung thích hợp (cho biết bởi nhà sản xuất) giữa đường từ và đường bit tương ứng để làm đứt cầu chì.

Hình 4.11 minh họa hoạt động  lập trình của một PROM

29.3 ROM CHO PHÉP LẬP TRÌNH GHI XOÁ ĐƯỢC (Erasable PROM – EPROM)

PROM chỉ lập trình được một lần vì cầu chì đứt không thể nối lại được từ bên ngoài. Nên khi nạp chương trình sai hay muốn đổi chương trình thì ta phải dùng một PROM mới. Do đó nguời ta đã chế tạo ra loại EPROM cho phép người sử dụng có thể lập trình và xóa được.

Cách nạp như sau

  • Đặt mức điện áp  đặt biệt (từ 25V – 50V tùy loại) vào ngõ vào (+Vpp) và cần một thời gian (50ns cho một vùng nhớ) do đó thời gian nạp một EPROM mất vài phút.
  • Ô nhớ trong EPROM là những transistor MOS với cổng logic silic thả nổi. Ở trạng thái bình thường mọi transistor đều tắt và mỗi ô nhớ lưu trữ logic 1. Xung điện áp sẽ đẩy các electron năng lượng cao vào khu vực cổng thả nổi và chúng vẩn còn kẹt trong lúc xung điện đã kết thúc, do không có đường phóng điện. Vì vậy transistor cứ tiếp tục mở ngay khi ngắt điện với thiết bị và ô nhớ lúc này lưu trữ logic 0.
  • Khi một ô nhớ của EPROM được lập trình thì có thể xóa nó bằng cách chiếu tia cực tím (UV) qua một của sổ trên vỏ chip. Tia UV tạo một dòng quang điện từ cổng thả nổi trở về chân đế bằng silic, qua đó nó xóa đi các điện tích lưu trữ, tắt transitor và phục hồi ô nhớ về trạng thái logic 1. Quá trình  xóa này thường cần từ 15 đến 20 phút.

Nhược điểm của EPROM:

  • Phải tháo EPROM ra khỏi mạch mới để xóa rồi mới nạp trình được.
  • Khi cần xóa hay thay đổi một từ cũng không thể nạp chồng lên từ đó mà phải xóa hết và nạp lại từ đầu.

29.4 ROM CHO PHÉP LẬP TRÌNH VÀ XÓA ĐƯỢC BẰNG ĐIỆN (Electrically Erasable PROM – EEPROM)

Khuyết điểm của EPROM được khắc phục với sự ra đời của EEPROM. EEPROM giữ lại cấu trúc cổng thả nổi của EPROM, nhưng có thêm một lớp oxit rất mỏng phía trên cực máng của ô nhớ MOSFET. Sự bổ xung này hình thành nên đặc điểm chính của EEPROM đó là khả năng xóa bằng điện.

Nguyên lý căn bản của EEPROM  cũng giống như EPROM dùng cấu trúc tha nổi. Nhờ thêm vào một lớp oxide mỏng gần cực thoát của tế bào MOSFET, khi áp điện cao (21V) giữ cực G và D với một lượng điện tích có thể len vào cổng nổi lưu trữ tại đó ngay cả khi ngưng cung cấp điện tích khỏi cổng nổi và xóa ô nhớ. Do cơ chế truyền điện tích này chỉ đòi hỏi dòng điện rất thấp nên  việc xóa và lập trình EEPROM có thể thực hiện ngay trong mạch (không cần nguồn UV và máy lập trình PROM đặc biệt).

Ưu điểm của EEPROM

  • Có khả năng nạp từng từ riêng lẽ (không giống như EPROM phải nạp cả IC).
  • Xóa rất nhanh (10ms trên mạch ) so với 30 phút phơi ánh sáng UV.
  • Nạp rất nhanh (10ms so với 50ms của EPROM).

Đặc tính nạp – xóa trên mạch

EEPROM cần có nguồn 5V(Vcc) và 21V : lấy từ 5V qua bộ chuyển đổi DC-DC.

Mạch khống chế xung 10ns để tạo cho quá trình nạp và xóa.

ỨNG DỤNG CỦA ROM

  • Lưu trữ chương trình chạy máy tính
  • Lưu trữ chương trình chởi động máy (boottrap memory).
  • Hoạt động như mạch tổ hợp, ROM đảm nhiệm chức năng như PLA (programmable logic array – chuổi hàm logic)
  • Bảng dữ liệu: chứa các dữ liệu cần tham khảo chẳng hạn như bảng chuyển đổi mã, bảng các giá trị lượng giác. Bộ tạo ký tự như tạo các ký mã ASCII.
  • Mạch tạo dạng sóng (function generator) là một mạch tạo các dạng sóng như hình sine, sóng răng cưa, sóng tam giác, sóng vuông.

CÁC LOẠI RAM

29.1 RAM TĨNH (Static RAM) 

– Là RAM có thể lưu trữ dữ liệu đến khi nào chip vẩn còn được cấp điện. Ngày nay RAM lưỡng cực tĩnh được chế tạo theo công nghệ TTL, công nghệ ECL đã đạt đến dung lượng nhớ hơn 16Kbit, thời gian truy xuất dưới 10ns và công suất tiêu thụ dưới 0,1mW/bit và công nghệ NMOS, CMOS, HMOS, MIXMOS, XMOS với dung lượng 256Kb, thờigian truy xuất thấp đến 15ns. Bảng dưới đây là một số thông số của các loại RAM tĩnh theo các công nghệ chế tạo khác nhau.

Từ bảng thông số trên cho thấy:

  • ECL có thời gian truy xuất ngắn nhất
  • ECL, TTL có dung lượng nhỏ hơn CMOS, NMOS
  • CMOS, NMOS có công suất thấp hơn ECL, TTL. ECL có công suất cao nhất

29.1.1 Giản đồ thời gian của SRAM

Các IC RAM thường được dùng làm bộ nhớ trong máy tính. Chip nhớ giao diện với CPU phải đủ nhanh mới đáp ứng được các lệnh đọc và ghi của CPU. Không phải tất cả các loại RAM đều có đặc điểm thời gian như nhau.

Hình 4.17 biểu diễn sơ đồ thời gian cho một chu kỳ đọc và chu kỳ ghi hoàn chỉnh của một chip SRAM điển hình.

Hình 4.17 Sơ đồ thời gian tiêu biểu của SRAM

29.1.2 Chu kỳ đọc

Dạng sóng ở hình 4.17a minh họa hành vi của đầu vào địa chỉ, đầu vào  trong chu kỳ đọc của bộ nhớ.

Chu kỳ đọc bắt đầu tại thời điểm t0. Trước thời điểm này, đầu vào địa chỉ có thể là bất kỳ địa chỉ nào có sẵn trên bus địa chỉ từ hoạt động ngay trước đó. Vì đầu vào của RAM không tích cực nên nó sẽ không đáp ứng địa chỉ cũ. Tại thời điểm t0 CPU cung cấp địa chỉ mới cho đầu vào của RAM, đây chính là địa chỉ của vị trí nhớ cần đọc. Sau thời gian ổn định tín hiệu địa chỉ, đường được kích hoạt. RAM đáp ứng bằng cách thay đặt dữ liệu từ vị trí nhớ có địa chỉ xác định vào đường ra dữ liệu tại thời điểm t1. tACC là thời gian truy cập của RAM. tCO là thời gian cần thiết để đầu vào của RAM đi từ mức Hi-Z đến mức dữ liệu hợp lệ một khi tích cực.

Tại thời điểm t2, trở về mức cao, và đầu ra của RAM trở về trạng thái Hi-Z sau khoảng thời gian tOD. Vậy dữ liệu của RAM sẽ ở trên bus dữ liệu trong khoảng thời gian từ t1 đến t3.

Thời gian của một chu kỳ hoàn chỉnh là tRC, kéo dài từ t0 đến t4 khi CPU thay đổi đầu vào địa chỉ mới cho chu kỳ đọc/ghi khác diễn ra tiếp theo.

29.1.3 Chu kỳ ghi

Hình 4.17b biểu diễn hoạt động của tín hiệu cho một chu kỳ ghi bắt đầu khi CPU cung cấp địa chỉ mới cho RAM tại thời điểm t1. CPU đưa và xuống thấp sau khi chờ qua khoảng thời gian tAS, thời gian thiết lập địa chỉ, cho phép bộ giải mã địa chỉ của RAM có đủ thời gian để đáp ứng địa chỉ mới.và bị giữ ở mức thấp trong khoảng thời gian tW gọi là thời gian ghi. tDS gọi là thời gian thiết lập dữ liệu còn tDHgọi là thời gian duy trì dữ liệu.

Trong thời gian ghi, tại thời điểm t1, CPU cung cấp dữ liệu hợp lệ cho bus dữ liệu để ghi vào RAM. Dữ liệu này phải được duy trì tại đầu vào của RAM ít nhất một khoảng thời gian tDH sau khi và không còn tích cực tại thời điểm t2. Tương tự, đầu vào địa chỉ phải tiếp tục ổn định trong khoảng thời gian duy trì địa chỉ, tức sau thời điểm t2. nếu không thỏa bất kỳ điều kiện nào về thời gian thiết lập và thời gian duy trì thì hoạt động ghi xảy ra sẽ không đáng tin cậy.

Thời gian của một chu kỳ ghi hoàn chỉnh tWC kéo dài từ t0 đến t4 khi CPU đổi sang địa chỉ mới cho chu kỳ đọc/ghi tiếp theo.

29.2. RAM ĐỘNG (DRAM)

Ram động có tế bào nhớ là một FF. RAM động dùng kỹ thuật MOS để lưu trữ các bit 0 hay 1 trong các điện dung bẩm sinh giữa cửa và lớp nền cảu transistor MOS.

Dữ liệu này lưu trữ ở tụ này không được duy trì lâu vì sự rỉ của tụ cũng như của các transistor MOS chung quanh nên cần được làm tươi (refresh) trong khoảng vào mili giây (nếu không tụ xả điện sẽ mất dữ liệu).

Sự làm tươi tụ cần phải có bộ điều khiển (Dynamic Memory Controller) bên ngoài và trên cùng vi mạch. Và đây cũng là nhược điểm của RAM động so với RAM tĩnh. Nhưng ngược lại RAM tĩnh cũng có nhiều ưu điểm như: dung lượng nhớ, tốc độ, công suất tiêu thụ, giá thành hạ. Ngày nay RAM động được chế tạo theo công nghệ như NMOS, CMOS, CHMOS, XMOS với dung lượng nhớ trên Megabit, thời gian thâm nhập dưới 100ns và công suất tiêu tán rất nhỏ.

Bảng dưới đây cho biết một vài thông số so sánh giữa RAM tĩnh và RAM động

29.2.1 Cấu trúc và hoạt động của DRAM.

Cấu trúc bên trong của DRAM có thể hình dung như một mảng ô nhớ bit đơn, được minh họa như hình 4.18. Ở đây, 16384 ô nhớ được sắp xếp thành ma trận 128 x128. Mỗi ô nhớ chiếm một vị trí riêng biệt trong hàng và cột thuộc phạm vi ma trận.

Có 14 đầu địa chỉ để chọn 1 trong 16384 ô nhớ (214 = 16384); những bit địa chỉ thấp từ Ađến A6 chọn hàng, còn những bit địa chỉ cao từ A7 đến A13 chọn cột. Mỗi địa chỉ 14 bit chọn ô nhớ riêng biệt để đọc ra hay ghi vào.

Hình 4.19 là ký hiệu một ô nhớ động và mạch tương ứng của nó. Dựa vào sơ đồ đơn giản này ta có thể hiểu được cách đọc hay ghi dữ liệu vào DRAM.

Các chuyển mạch từ SW1 đến SW4 thực chất là các transistor MOSFET được điều khiển bằng các đầu ra khác nhau của bộ giải mã địa chỉ và bằng tín hiệu tuy nhiên ở đây tụ điện mới là ô nhớ đích thực.

Khi ghi dữ liệu thì công tắc SW1 và SW2 đóng lại trong khi công tắc SW3 và SW4 vẫn mở, nối dữ liệu nhập vào tụ C. logic 1 tại đầu vào dữ liệu tích điện cho tụ C còn logic 0 thì xả điện cho tụ C. Vì luôn có sự rò điện qua các chuyển mạch đóng nên tụ C bị mất điện dần.

Để đọc dữ liệu tại ô nhớ thì chuyển mạch SW2, SW3 và SW4 đóng lại còn SW1 vẫn mở nối điện thế lưu trữ với bộ khuếch đại. Bộ khuếch đại sẽ so sánh điện thế này với giá trị tham khảo nào đó để quyết định là logic 1 hay logic 0, rồi đưa ra giá trị 0V hay 5V cho đầu ra dữ liệu. Đầu ra này lại được nối với tụ qua SW2 và SW4 nên tụ điện sẽ được làm tươi. Như vậy bit dữ liệu trong ô nhớ được làm tươi mỗi khi nó được đọc.

29.2.2 Dồn kênh địa chỉ – Address Multiplexing (ghép địa chỉ)

Hiện nay các nhà sản xuất đã sản xuất ra nhiều loại DRAM với dung lượng khá lớn. Với các loại DRAM có dung lượng lớn thì đòi hỏi phải có nhiều chân vào địa chỉ nếu yêu cầu một chân riêng biệt. Để khắc phục yếu điểm này các nhà sản xuất đã sử dụng phương pháp ghép kênh địa chỉ. Bằng cách này mỗi chân vào địa chỉ có thể dung nạp hai bit địa chỉ khác nhau, tiết kiệm được số chân giúp giảm đáng kể kích cở của vỏ IC.

Hình 4.20 trình bày bộ nhớ có dung lượng từ 16K và trước đó cần 14 đường địa chỉ bus tới trực tiếp từ CPU đến bộ nhớ.

Hình 4.21 minh họa địa chỉ CPU dùng mạch Multiplex để đưa địa chỉ từ CPU tới DRAM. Ta thấy chỉ có 7 đường địa chỉ ngõ vào đến DRAM, nghĩa là 14 đường địa chỉ từ  bus địa chỉ CPU được đưa vào mạch Multiplexer sẽ truyền 7 bit địa chỉ tại thời điểm nào đó tới ngõ vào địa chỉ ô nhớ. Khi MUX = 0 thì truyền A– A6 đến DRAM, khi MUX = 1 thì truyền A7 – A13 đến DRAM.

Giản đồ thời gian của tín hiệu MUX

Thời gian của tín hiệu MUX phải đồng bộ với tín hiệuvà. MUX phải ở mức thấp khi bị kích xuống mức thấp, sao cho các đường địa chỉ A7 – A13 từ CPU sẽ đến được đầu vào địa chỉ DRAM. Tương tự MUX phải ở mức cao khibị kích xuống thấp, sao cho A0 – A6 từ CPU sẽ có mặt tại đầu vào của DRAM.

Hình 4.22 minh hoạ thời gian của tín hiệu MUX.

Hình 4.23 cho thấy cấu trúc của một DRAM 16Kx1 sau khi đã dùng MUX

29.2.3. Chu kỳ đọc/ghi của DRAM

Chu trình đọc/ghi của DRAM phức tạp hơn nhiều so với SRAM bởi vì cần có bộ định thời để khống chế làm tươi và bộ điều khiển bộ đệm của thanh ghi, bộ đa hợp hàng cột thông qua hai chân .

Chu kỳ đọc DRAM

Hình 4.24 biểu diễn hoạt động tiêu biểu của tín hiệu trong suốt hoạt động đọc.

Giả sử đang ở mức cao trong suốt hoạt động đọc. Sau đây là phần mô tả từng bước hoạt động xảy ra tại những thời điểm trong sơ đồ tín hiệu.

t0 : MUX bị đưa xuống mức thấp để áp các bit địa chỉ hàng ( A0 – A6) vào đầu vào địa chỉ của DRAM.

t1 : bị đưa xuống mức thấp để nạp địa chỉ hàng vào DRAM

t2 : MUX lên mức cao để đặt địa chỉ cột (A7 – A13 ) tại các đầu vào địa chỉ của DRAM.

t3: xuống thấp để nạp địa chỉ cột vào DRAM.

t4 : DRAM đáp ứng lại bằng cách đặt dữ liệu hợp lệ từ vào ô nhớ được chọn lên đường dữ liệu ra.

t5 : MUX,,và đường dữ liệu ra trở về trạng thái ban đầu.

Chu kỳ ghi của DRAM

Hình 4.25 biểu diễn hoạt động tiêu biểu của tín hiệu trong hoạt động ghi vào DRAM.

Quá trình ghi được mô tả như sau:

t0 : MUX ở mức thấp để đặt các bit địa chỉ hàng ( A0 – A6) vào đầu vào địa chỉ của DRAM.

t1 : = NGT nạp địa chỉ hàng vào DRAM

t: MUX lên mức cao để đặt địa chỉ cột (A7 – A13) tại các đầu vào địa chỉ của DRAM.

t3: = NGT để nạp địa chỉ cột vào DRAM.

t: Dữ liệu cần ghi được đạt lên đường dữ liệu vào.

t5 :bị kích xuống thấp để ghi dữ liệu vào ô nhớ được chọn.

t6 : Dữ liệu vào bị loại bỏ khỏi đường dữ liệu vào.

t7 : MUX,,và đường dữ liệu vào trở về trạng thái ban đầu.

29.2.4. Làm tươi DRAM

Việc làm tươi DRAM phải được xảy ra mỗi 2ms để duy trì dữ liệu. Mỗi một trong 256 hàng phải được kích bởi chân .có thể ở mức cao trong trình tự làm tươi để giảm công suất tiêu thụ. Dù  đọc hay viết vào một tế bào nào của một hàng đều phải làm tươi toàn bộ hàng đó. Để làm tươi DRAM cần phải có bộ đếm làm tươi DRAM (Refresh Controler).

Phương pháp là tươi phổ biến nhất là làm tươi chỉ với , thực hiện bằng việc lựa chọn một địa chỉ hàng vớitrong khivàvẩn ở mức cao.

Nguồn : internet

Trao đổi học tập

Comments